AMD potwierdziło, że premiera procesora AMD Ryzen 9 9950X3D2 Dual Edition odbędzie się 22 kwietnia 2026 roku.
Poprzednie topowe układy AMD z pamięcią 3D V-Cache często wymagały od systemu operacyjnego specyficznego podejścia do zarządzania wątkami. W asymetrycznych modelach, takich jak 7950X3D czy 9950X3D (dysponujących łącznie 144 MB cache), dodatkowy stos pamięci znajdował się tylko na jednym z dwóch układów krzemowych (27f1⁝ CCD (AMD)). W praktyce oznaczało to, że scheduler musiał preferencyjnie kierować wrażliwe na opóźnienia obciążenia - jak gry czy wybrane procesy wielowątkowe - na odpowiedni blok, podczas gdy reszta lądowała na drugim, wyżej taktowanym chiplecie. Gdy to działało, wydajność była bardzo dobra. Czasem jednak to przypisywanie zawodziło, co przekładało się na nierówne czasy wykonywania zadań.
Ryzen 9 9950X3D2 Dual Edition to nie jest po prostu kolejna próba łatania problemów z oprogramowaniem, ale nowa architektura w segmencie konsumenckim. To pierwszy układ dual-CCD, w którym oba bloki otrzymały własną pamięć 3D V-Cache.
Dzięki temu procesor dysponuje łącznie 208 MB pamięci podręcznej (16 MB 27f3⁝ L2 Cache i aż 192 MB 27f4⁝ L3 Cache). Architektura stała się sprzętowo symetryczna, choć warto pamiętać o fizyce układu: to wciąż dwa osobne chiplety komunikujące się przez Infinity Fabric. Nawet przy tak potężnym cache’u, wątki przeskakujące między CCD nadal ponoszą karę za opóźnienia w komunikacji. Nie jest to jedna, zunifikowana pula pamięci o stałym czasie dostępu.
Upchnięcie takiej ilości krzemu niesie za sobą konkretne koszty fizyczne i finansowe:
- Pobór mocy: Ze względu na dwa stosy V-Cache, bazowe 27f2⁝ TDP wzrosło ze 170 W (w standardowym 9950X3D) do 200 W.
- Taktowanie: Szczytowy zegar obniżono minimalnie do 5.6 GHz, by pomóc utrzymać stabilność termiczną układu.
- Cena: Podstawowy 9950X3D kosztował na starcie około 700 dolarów, symetryczna wersja Dual Edition celuje w jeszcze wyższą półkę.
Zarządzanie temperaturami w całej serii 9000 ułatwia istotna zmiana konstrukcyjna – dodatkowa pamięć jest teraz układana pod układami 27f1⁝ CCD (AMD), a nie na nich. Rdzenie mają bezpośredni kontakt z odpromiennikiem ciepła. Z perspektywy użytkownika daje to zauważalnie większy margines na undervolting i precyzyjne strojenie parametrów przez Curve Optimizer niż miało to miejsce w starszych generacjach X3D.
Pamięć RAM, AI i przepustowość
Złożenie stacji roboczej na tym procesorze zderza się dzisiaj z prozaicznym problemem rynku sprzętu. Z perspektywy pracy z lokalnymi modelami językowymi (LLM), 9950X3D2 to potężny silnik, który i tak utknie w korku. Dwukanałowy kontroler pamięci platform konsumenckich to wąskie gardło (tzw. memory bandwidth wall), którego żaden powiększony L3 nie przeskoczy przy modelach ważących kilkadziesiąt gigabajtów.
Do tego dochodzą obecne, bardzo wysokie ceny pojemnych kości DDR5. Zestawy 128 GB czy 192 GB - niezbędne do swobodnej pracy z większymi modelami – potrafią dziś kosztować znacznie więcej niż sam procesor. Zamiast płacić podatek od nowości na platformie AM5, dla części osób znacznie sensowniejsze staje się po prostu przeczekanie obecnego cyklu cenowego na dobrze zoptymalizowanych, starszych platformach AM4.
Koncepcja “Cache-as-RAM”
Zostawiając z boku kwestie rynkowe, same liczby oferowane przez ten układ robią wrażenie z czysto inżynierskiego punktu widzenia. 208 MB pamięci podręcznej oznacza, że fizycznie w L3 zmieściłyby się całe starsze systemy operacyjne w rodzaju Windowsa 95 czy współczesne, lekkie środowiska pokroju KolibriOS.
Na wczesnym etapie uruchamiania komputera, zanim firmware zdąży zainicjować kontroler pamięci operacyjnej, procesory traktują cache właśnie jako tymczasowy RAM. Gdyby skompilować hipernadzorcę w całości działającego w obrębie tych 208 MB L3, czasy dostępu do danych byłyby nieosiągalne dla jakichkolwiek współczesnych kości DDR5. To abstrakcyjny scenariusz użytkowy, ale dobrze obrazuje, w jakim miejscu znajduje się obecnie miniaturyzacja układów logicznych.